TUGAS PENDAHULUAN MODUL 2 SISDIG

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Penjelasan Kondisi

2. Prinsip Kerja Kondisi

3. Rangkaian Kondisi

4. Video Penjelasan Kondisi

5. Download File ( softfile TP dan rangkaian)

MODUL 2

FLIP - FLOP

1. Penjelasan Kondisi  [Kembali]
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=clock, B2=clock

2. Prinsip Kerja Kondisi  [Kembali]

Rangkaian pada percobaan ini menggunakan IC 74LS112, yaitu IC Dual J-K Flip-Flop yang memiliki dua rangkaian flip-flop serta dilengkapi dengan input PRESET (PRE) dan CLEAR (CLR) untuk mengatur kondisi keluaran secara asinkron. Karena percobaan ini membutuhkan tiga tahapan flip-flop (B0, B1, dan B2), digunakan setidaknya dua buah IC 74LS112.

• Pin J dan K pada seluruh flip-flop dihubungkan ke sumber tegangan 5V (VCC) sehingga selalu memperoleh logika HIGH (1). Kondisi J = 1 dan K = 1 menyebabkan J-K Flip-Flop sepenuhnya berfungsi sebagai T (Toggle) Flip-Flop, yang secara otomatis membalikkan keadaan keluaran setiap kali dipicu oleh sinyal clock.

• Pin PRESET dan CLEAR juga dihubungkan langsung ke VCC (logika 1). Karena kedua pin asinkron ini memiliki karakteristik aktif-rendah (active-low), pemberian logika 1 akan membuatnya berada dalam kondisi tidak aktif. Hal ini memastikan tidak ada proses set atau reset paksa yang tiba-tiba mengganggu jalannya fungsi clock.

• Terminal B0, B1, dan B2 merupakan masukan sinyal clock untuk flip-flop pertama, kedua, dan ketiga. Ketiganya dihubungkan secara paralel ke satu sumber generator sinyal detak yang sama untuk menciptakan sistem yang sinkron.

Prinsip Kerja Kondisi Input (B0, B1, dan B2 sebagai Clock Terpusat):

a. Kondisi Bebas Interupsi (Asinkron Non-Aktif): Karena seluruh pin PRESET dan CLEAR mendapatkan logika 1 secara konstan dari VCC, flip-flop murni bekerja secara sinkron bergantung pada transisi clock. Keluaran Q dan Q̅ tidak akan pernah dipaksa menjadi 1 atau 0 di luar ritme generator clock.

b. Karakteristik Hold (Mempertahankan Keadaan): Selama sinyal clock sedang berada di logika stabil 0, logika stabil 1, atau sedang mengalami transisi naik dari 0 ke 1 (positive edge), rangkaian tidak akan merespons. Keluaran Q dan Q̅ pada B0, B1, dan B2 akan terkunci dan mempertahankan state atau logika sebelumnya.

c. Pemicuan Sinkron (Falling Edge): IC 74LS112 beroperasi dengan karakteristik negative-edge triggered. Rangkaian hanya akan membaca input dan merespons ketika sinyal clock mengalami transisi turun dari logika 1 ke logika 0. Karena B0, B1, dan B2 dihubungkan ke jalur generator clock yang sama persis, ketiga flip-flop tersebut akan menerima sinyal transisi ini secara serempak di waktu yang sama.

d. Proses Toggle: Tepat ketika transisi negatif clock terjadi, terminal B0, B1, dan B2 langsung mengeksekusi instruksi dari pin J=1 dan K=1. Keluaran Q dan Q̅ dari masing-masing flip-flop akan berganti keadaan (toggle) secara bersama-an dari 0 ke 1 atau 1 ke 0. Pola pembalikan logika ini akan terus berulang secara teratur setiap kali siklus transisi negatif terdeteksi.

3. Rangkaian Kondisi  [Kembali]

4. Video Penjelasan Kondisi  [Kembali]

5. Download File ( softfile TP dan Rangakaian)  [Kembali]

Download Rangkaian Kondisi [Here]

Download Tugas Pendahuluan [Here]